CONCEPTION ET VERIFICATION D'UN MODELE VHDL POUR UN SYSTEME DE CONTROLE-COMMANDE F/H

Etudiants concern茅s聽: Bac+5 ou M2 d鈥櫭ヽole d鈥檌ng茅nieur ou 茅quivalent. Sp茅cialisation en 茅lectronique num茅rique, syst猫mes embarqu茅s, informatique industrielle, contr么le-commande ou m茅thodes formelles. 聽 Dur茅e du stage聽: 聽6 mois 聽 聽 Comp茅tences requises聽: Programmation VHDL. Conception de syst猫mes num茅riques. M茅thodes de test et de validation logicielle ou mat茅rielle. Capacit茅s d鈥檃nalyse et de mod茅lisation. Bon relationnel et aptitude au travail en 茅quipe, notamment dans le cadre d'interactions r茅guli猫res avec un doctorant. 聽 Comp茅tences appr茅ci茅es聽: V茅rification formelle de syst猫mes mat茅riels ou logiciels. Rigueur scientifique et des connaissances de base en automatisme, syst猫mes de contr么le-commande seront appr茅ci茅es. 聽 Environnement informatique聽: VHDL, Python, logiciels de bureautique standards. 聽 Contact聽: Dina Irofti : dina.irofti@edf.fr 聽 Conditions du stage聽: Lieu聽: 卯le de France EDF R&D 6 quai Watier 78401 Chatou Cedex Le stage est r茅mun茅r茅 Contexte聽: La R&D d鈥橢DF 脿 Chatou contribue aux activit茅s de r茅novation du contr么le-commande du parc nucl茅aire dans le cadre de la prolongation de la dur茅e de vie des installations. Ces travaux visent 脿 garantir la p茅rennit茅, la s没ret茅 et la maintenabilit茅 des syst猫mes de contr么le-commande utilis茅s dans les centrales nucl茅aires. Dans ce contexte, un mod猫le VHDL repr茅sentant le comportement d鈥檜n 茅quipement de contr么le-commande a 茅t茅 d茅velopp茅 dans le cadre d鈥檜ne th猫se de recherche. Ce mod猫le constitue un support d鈥櫭﹖ude permettant d鈥檃nalyser et de comprendre le fonctionnement de l鈥櫭﹒uipement ainsi que ses m茅canismes internes. La confiance accord茅e 脿 ce mod猫le n茅cessite toutefois une d茅marche rigoureuse de validation afin de s鈥檃ssurer qu鈥檌l repr茅sente fid猫lement le comportement attendu de l鈥櫭﹒uipement et qu鈥檌l peut 锚tre utilis茅 dans les futurs travaux de recherche et d鈥檌ng茅nierie. Objectif聽: L鈥檕bjectif du stage est de contribuer 脿 la validation d鈥檜n mod猫le VHDL repr茅sentant le comportement d鈥檜n 茅quipement de contr么le-commande. Le/la stagiaire sera amen茅(e) 脿 compl茅ter, simplifier puis v茅rifier le mod猫le existant en d茅veloppant une m茅thodologie de test et de v茅rification permettant de d茅montrer que le mod猫le simplifi茅 conserve le m锚me comportement que le mod猫le de r茅f茅rence. Etapes聽: 1)聽聽聽 Analyse du mod猫le existant聽: prise en main du mod猫le VHDL d茅velopp茅 dans le cadre de la th猫se et 茅tude de la documentation technique relative 脿 l鈥櫭﹒uipement mod茅lis茅. 2)聽聽聽 Compl茅tion du mod猫le VHDL聽: identification des fonctionnalit茅s manquantes ou incompl猫tes et mise 脿 jour du mod猫le en s鈥檃ppuyant sur la documentation disponible聽; 3)聽聽聽 D茅veloppement d鈥檜n mod猫le simplifi茅聽: identification des abstractions pertinentes, conception et impl茅mentation d鈥檜ne version simplifi茅e du mod猫le VHDL聽; 4)聽聽聽 Conception d鈥檜ne m茅thodologie de v茅rification聽: d茅finition d鈥檜n r茅f茅rentiel de sc茅narios de test, mise en place d鈥檜ne strat茅gie de comparaison entre le mod猫le de r茅f茅rence et le mod猫le simplifi茅, d茅veloppement d鈥檜ne m茅thodologie de v茅rification bas茅e sur des m茅thodes formelles afin de d茅montrer l鈥櫭﹒uivalence fonctionnelle des comportements observ茅s聽; 5)聽聽聽 Impl茅mentation du mod猫le sur un FPGA聽; 6) 脡valuation et documentation聽: analyse des r茅sultats obtenus, formalisation des limites, hypoth猫ses et conclusions de l鈥櫭﹖ude, r茅daction d鈥檜n rapport d茅taillant les travaux r茅alis茅s.